高速PCB布局常見問題及解決方法

隨著器件的工作頻率越來越高，高速PCB設計面臨的信號完整性等問題已成為傳統設計的瓶頸，工程師在設計完整的解決方案時面臨著越來越多的挑戰。 雖然相關的高速仿真工具和互連工具可以幫助設計人員解決一些問題，但高速PCB設計還需要經驗的不斷積累和業界之間的深入交流。

以下是一些受到廣泛關注的問題：

pad對高速信號的影響

在PCB中，從設計的角度來看，過孔主要由兩部分組成：中間的鉆孔和鉆孔周圍的焊盤。 焊盤對高速信號有影響，從而影響類似器件的封裝。 詳細分析可知，信號從IC出來后，經過焊線、引腳、封裝外殼、焊盤和焊料到達傳輸線。 這個過程中的所有接頭都會影響信號的質量。 但在實際分析中，很難給出焊盤、焊料、引腳的具體參數。 因此，一般用IBIS模型中的封裝參數來概括。 當然，這種分析可以在較低頻率下接收，但對于較高頻率信號的更高精度模擬還不夠準確。 現在的一個趨勢是用IBIS V-I和V-T曲線來描述Buffer特性，用SPICE模型來描述封裝參數。

布線拓撲對信號完整性的影響

當信號沿著高速PCB板上的傳輸線傳輸時，可能會導致信號完整性問題。 STC網友童陽問：對于一組總線（地址、數據、命令）最多驅動4、5個設備（FLASH、SDRAM等），PCB布線時，總線是否依次到達每個設備 比如先連接SDRAM，再連接FLASH……或者總線是否是星型分布的，即分開一處，分別連接各個設備。 這兩種方法哪一種在信號完整性方面更好？

路由拓撲對信號完整性的影響主要體現在信號到達各節點的時間不一致，以及反射信號到達某個節點的時間不一致，從而導致信號質量惡化。 一般來說，星型拓撲可以通過控制多個相同長度的分支，使信號傳輸和反射延遲一致，以達到更好的信號質量。 使用拓撲時要考慮信號拓撲節點、實際工作原理和接線難度。 不同的Buffer對信號的反射效果不同，因此星型拓撲無法解決上述數據地址總線到FLASH和SDRAM的連接延遲問題，從而無法保證信號質量； 另一方面，DSP和SDRAM之間通常采用高速信號通信，FLASH加載速度不高。 因此，高速仿真時，不必關注FLASH處的波形，只要保證實際高速信號有效工作的節點處的波形即可； 與菊花鏈拓撲相比，星型拓撲的布線難度更大，尤其是當大量數據地址信號采用星型拓撲時。

RF 走線是過孔還是彎曲

在高速PCB中，它也可以減少很多返回路徑，但有人表示寧愿將其彎曲也不愿將其打開。 他們應該如何選擇？

分析射頻電路的返回路徑，與高速數字電路中的信號返回路徑不同。 兩者有一個共同點，都是分布參數電路，都應用麥克斯韋方程來計算電路的特性。 然而，RF電路是模擬電路，需要控制電壓V=V(t)和電流I=I(t)兩個變量，而數字電路只關注信號電壓V=V(t)的變化（ t）。 因此，在射頻布線中，除了信號返回外，還應考慮布線對電流的影響。 即布線和過孔的彎曲是否會影響信號電流。 另外，大多數射頻板都是單面或雙面PCB，沒有完整的平面層。 返回路徑分布在信號周圍和電源上。 在仿真過程中，需要使用3D場提取工具進行分析。 這時需要具體分析彎曲布線和過孔的回流； 高速數字電路分析一般只處理具有完整平面層的多層PCB。 使用二維場提取分析。 僅考慮相鄰平面中的信號回流，并且過孔僅作為集總參數的 R-L-C 進行處理。

如何抑制電磁干擾

PCB是電磁干擾（EMI）的來源，因此PCB設計直接關系到電子產品的電磁兼容性（EMC）。 如果在高速PCB設計中關注EMC/EMI，將有助于縮短產品開發周期，加快上市時間。 因此，本次論壇上很多工程師都非常關注電磁干擾抑制問題。 例如，無錫祥生醫學影像有限公司的舒健表示，在EMC測試中，時鐘信號的諧波超標非常嚴重。 您想對使用時鐘信號的IC的電源引腳進行特殊處理嗎？ 目前，只有去耦電容連接到電源引腳。 PCB設計中抑制電磁輻射還需要注意哪些方面？ 對此，李寶龍指出，電磁兼容的三要素是輻射源、傳播途徑和受害者。 傳輸途徑分為空間輻射傳輸和電纜傳輸。 所以要抑制諧波，首先要看它的傳播路徑。 電源的去耦是為了解決導通方式的傳輸。 此外，還需要必要的匹配和屏蔽。

濾波是通過傳導路徑解決 EMC 輻射的好方法。 此外，還可以從干擾源和受害人方面考慮。 在干擾源方面，嘗試用示波器檢查信號上升沿是否太快，是否有反射或過沖、下沖或振鈴。 如果有，考慮匹配； 另外，應盡量避免50%占空比的信號，因為該信號沒有偶次諧波，高頻成分較多。 對于受害者，可以考慮征地等措施。 電路板組裝、電路板設計、電路板加工廠家講解高速電路板布局中的常見問題及解決方案。