高速電路板設計方法專家解決方案第1部分

1、如何實現高速時鐘信號的差分分配線？ 如何解決高速電路設計中的信號完整性問題？ 差值分配線是如何實現的？ 對于只有一個輸出端的時鐘信號線，如何實現差分分配線呢？

專家解答：

信號完整性基本上是阻抗匹配的問題。 影響阻抗匹配的因素包括信號源和輸出阻抗的結構、走線的特性阻抗、負載側的特性以及走線的拓撲架構。 解決辦法是終止并調整路由拓撲。

差分對接線時應注意兩點。 一是兩條線的長度應盡可能相同，二是兩線之間的距離（距離由差分阻抗決定）應始終保持不變，即它們應保持不變。 平行線。 有兩種并行方式。 一種是兩條線路并排在同一層上行走，另一種是兩條線路在上下相鄰層上行走。 一般來說，前者有許多并行的實現。

只有當信號源和接收器都是差分信號時，使用差分分配線才有意義。 因此，差分分配線不能用于只有一個輸出端的時鐘信號。

2、高速差分信號布線當PCB板靠近并行的高速差分信號線對時，在阻抗匹配的情況下，由于兩根線的相互耦合，會帶來很多好處。 但也有人認為這樣會增加信號衰減，影響傳輸距離。 是這樣嗎？ 為什么？ 在一些大公司的評估板上，我發現一些高速布線是盡可能靠近和平行，而另一些則故意使兩條線之間的距離彼此不同。 我不知道哪一個更好。 我的信號高于 1GHz，阻抗為 50 歐姆。用軟件計算時，差分線對也是以50歐姆來計算嗎？ 還是100歐姆？ 接收端差分線對之間可以加匹配電阻嗎？ 謝謝你！

專家解答：

高頻信號能量衰減的原因之一是導體損耗，包括趨膚效應，另一個原因是介電材料的介電損耗。 在分析電磁理論中的傳輸線效應時，我們可以看到這兩個因素對信號衰減的影響。 差分線的耦合會影響各自的特性阻抗而變小。 根據分壓器原理，這會使信號源到線路的電壓變小。 至于耦合導致信號衰減的理論分析，我沒有看到，所以無法評論。

差分對的布線應適當靠近并平行。 所謂適當的做法是因為這個距離會影響差分阻抗的值，而差分阻抗是設計差分對的重要參數。 需要并行也是因為需要保持差分阻抗的一致性。 如果兩條線或遠或近，差分阻抗就會不一致，從而影響信號完整性和時序延遲。

差分阻抗計算為2（Z11 - Z12），其中Z11是走線本身的特性阻抗，Z12是兩條差分線之間耦合產生的阻抗，與線距有關。 因此，當差分阻抗設計為100歐姆時，布線本身的特性阻抗必須略大于50歐姆。 至于尺寸，可以通過仿真軟件計算出來。 接收端差分線對之間通常添加匹配電阻，其值應等于差分阻抗值。 這將提高信號質量。

3、實際接線中一些理論上的沖突如何處理。 在實際接線中，許多理論相互沖突； 例如：

1.處理多個A/D地連接：理論上，它們應該相互隔離。 但在實際的小型化、高密度布線中，空間限制或絕對隔離會導致小信號模擬地布線過長，難以實現理論連接。 我的做法是把A/D功能模塊分成一個完整的島，功能模塊的A/D連接到這個島上。 然后通過通道連接孤島和“大”。 我想知道這是否正確？

2. 理論上，晶振與CPU之間的連線應盡可能短。 由于結構布局的原因，晶振與CPU之間的連線又長又細，因此受到干擾，不穩定。 如何從接線上解決這個問題呢？ 類似這樣的問題還很多，特別是在高速PCB布線中考慮EMC和EMI時。 有很多沖突和頭痛。 我們怎樣才能解決這些沖突呢？ 非常感謝！

專家解答：

A 基本上，模擬/數字信號的劃分和隔離是正確的。 需要注意的是，信號走線不要交叉，電源和信號的返回電流路徑不要變得太大。

B晶振是模擬正反饋振蕩電路。 要獲得穩定的振蕩信號，必須滿足環路增益和相位的規格。 該模擬信號的振蕩規格很容易受到干擾。 即使添加接地保護走線，也未必能夠完全隔離干擾。 而且，如果距離太遠，地平面上的噪聲也會影響正反饋振蕩電路。 因此，晶振與芯片的距離必須盡可能近。

C 事實上，高速布線和 EMI 要求之間存在許多沖突。 但基本原理是，由于EMI添加的電阻電容或鐵氧體梁，導致信號的某些電氣特性無法滿足規范。 因此，最好采用布線和PCB堆疊技術來解決或減少EMI問題，例如將高速信號布線到內層。 最后，使用電阻電容或鐵氧體梁來減少對信號的損害。

4、模擬部分的抗干擾 有些系統常有A/D，要求：為了提高抗干擾性，除了模擬和數字分離外，只連接電源的一點，并加粗地線和電源 行，希望專家給予一些好的意見和建議！

專家解答：

除了地的隔離外，還應注意模擬電路的電源。 如果與數字電路共用電源，最好加濾波電路。 另外，數字信號和模擬信號不能交錯，尤其是它們分開的地方（沒有實際意義）。