PCB廠：基于Cadence的高速PCB設計分享

1 簡介

隨著人們對通信需求的不斷提高，要求信號傳輸和處理的速度越來越快。 相應的高速PCB也應用得越來越廣泛，設計也越來越復雜。高速電路有兩層含義：一是高頻化。 一般認為，數字電路的頻率達到或超過45MHz至50MHz，工作于該頻率的電路已占整個系統的三分之一，稱為高速電路。 信號，當信號的上升時間小于信號傳輸延遲的6倍時，該信號被認為是高速信號，并且該考慮與信號的具體頻率無關

2 高速PCB設計的基本內容

高速電路設計在現代電路設計中所占的比重越來越大，設計難度也越來越高。 其解決方案不僅需要高速器件，更需要設計者的智慧和精心勞動。 解決現有高速電路問題必須針對具體情況認真研究分析一般來說主要包括三個方面：信號完整性設計、電磁兼容設計和電源完整性設計

2.1 信號完整性設計

信號完整性是指信號線上信號的質量，信號完整性好的信號是指在需要的時候具有所需要的電壓電平值，信號完整性差不是單一因素造成的，而是板級設計中多種因素造成的，特別是 在高速電路中，所用芯片的開關速度太快，終端元件布局不合理，電路互連不合理，都會造成信號完整性問題。 具體包括串擾、反射、過沖和下沖、振蕩、信號延遲等

2.1.1 串擾

串擾是兩條相鄰信號線之間不必要的耦合。 信號線之間的互感和互電容會導致線路上出現噪聲。 因此也分為感性串擾和容性串擾，分別引起耦合電流和耦合電壓。 當信號的邊沿速率小于1ns時，應考慮串擾如果有交變信號電流通過信號線，就會產生交變磁場，相鄰信號線會感應出信號電壓。 一般情況下，PCB層數參數、信號線間距、驅動器和接收器電氣特性、信號線端接方式等對串擾都有一定的影響。在CADence的信號仿真工具中，可以將6條耦合信號線 同時模擬串擾后。 可以設置的掃描參數包括：PCB的介電常數、介質的厚度、銅沉積的厚度、信號線的長度和寬度、信號線的間距。在仿真過程中，還必須指定受傷的信號線，即： 排查其他信號線對該線路的干擾。 將激勵設置為恒高或恒低，這樣就可以測量出該信號線上其他信號線的感應電壓之和，從而得到滿足要求的最小間距和最大平行長度

2.1.2 反思

反射就像我們知道光通過不連續介質時，會反射一些能量回來，即信號在傳輸線上的回聲。 此時信號功率還沒有完全傳輸到負載，還有一部分被反射回來。在高速PCB中，導線必須相當于傳輸線。 根據傳輸線理論，如果源端和負載端具有相同的阻抗，則不會發生反射。 兩者之間的阻抗不匹配會引起反射，負載會將部分電壓反射回源端。 根據負載阻抗和源阻抗之間的關系，反射電壓可能為正或為負。如果反射信號非常強并疊加在原始信號上，則很可能會改變邏輯狀態并導致接收數據出現錯誤 。 如果時鐘信號不是單調的，則可能會導致誤觸發。一般布線幾何形狀、不正確的電線端接、通過連接器的傳輸以及電源層的不連續性都會導致此類反射。此外，通常有一個輸出和多個接收器。 這時，不同的布線策略產生的反射對每個接收器的影響是不同的。 因此，布線策略也是不可忽視的因素。 PCB加工及PCBA加工廠商將講解基于Cadence的高速PCB設計分享。