基于高速FPGA的PCB設(shè)計技術(shù)介紹

如果高速PCB設(shè)計能像連接原理圖節(jié)點一樣簡單，又能像在電腦顯示器上看到的那樣漂亮，那將是一件多么美好的事情。 但是，除非設(shè)計人員剛接觸PCB設(shè)計或者運氣特別好，否則實際的PCB設(shè)計通常并不像他們所從事的電路設(shè)計那么容易。PCB設(shè)計人員在設(shè)計能夠正常工作和性能得到肯定之前面臨著許多新的挑戰(zhàn)。 這正是高速PCB設(shè)計的現(xiàn)狀——設(shè)計規(guī)則和設(shè)計指南在不斷發(fā)展。 如果幸運的話，它們將形成一個成功的解決方案。

大多數(shù)PCB是精通PCB器件工作原理和相互影響的原理圖設(shè)計人員，以及構(gòu)成電路板輸入輸出的各種數(shù)據(jù)傳輸標(biāo)準(zhǔn)，與可能知之甚少的專業(yè)版圖設(shè)計人員相互合作的結(jié)果 甚至可能不知道將小型原理圖線轉(zhuǎn)換為印刷電路銅線后會發(fā)生什么。 通常，負(fù)責(zé)最終電路板成敗的是原理圖設(shè)計師。 然而，原理圖設(shè)計人員對優(yōu)秀的布局技術(shù)了解得越多，他們就越有機(jī)會避免出現(xiàn)重大問題。

如果設(shè)計中包含高密度的FPGA，很可能會有很多挑戰(zhàn)擺在精心設(shè)計的原理圖面前。 包括數(shù)百個輸入輸出端口、超過500MHz的工作頻率（在某些設(shè)計中可能更高）、小至半毫米的焊球間距，這些都會造成設(shè)計單元之間的不當(dāng)交互。

并發(fā)開關(guān)噪聲

第一個挑戰(zhàn)可能是所謂的并發(fā)開關(guān)噪聲 (SSN) 或并發(fā)開關(guān)輸出 (SSO)。 大量的高頻數(shù)據(jù)流會在數(shù)據(jù)線上造成振鈴和串?dāng)_問題，而影響整個電路板性能的地線彈跳和電源噪聲問題也會在電源和地平面上發(fā)生。

為了解決高速數(shù)據(jù)線上的振鈴和串?dāng)_，使用差分信號是一個很好的第一步。 由于差分對上一條線為灌端，另一條線提供拉電流，可以從根本上消除電感效應(yīng)。 當(dāng)使用差分對傳輸數(shù)據(jù)時，由于電流保持在本地，有助于減少返回路徑中感應(yīng)電流產(chǎn)生的“彈跳”噪聲。 對于高達(dá)數(shù)百MHz甚至數(shù)GHz的RF頻率，信號理論表明當(dāng)阻抗匹配時可以傳輸最大信號功率。 當(dāng)傳輸線匹配不好時，就會發(fā)生反射。 只有一部分信號會從發(fā)送器傳輸?shù)浇邮掌鳎渌糠謺诎l(fā)送器和接收器之間來回反彈。 PCB 上差分信號實現(xiàn)的質(zhì)量將在阻抗匹配（和其他方面）中發(fā)揮重要作用。

差分布線設(shè)計

差分布線設(shè)計是基于阻抗控制PCB的原理。 它的模型有點像同軸電纜。 在阻抗可控的PCB上，金屬平面層可作為屏蔽層，絕緣體為FR4層壓板，導(dǎo)體為信號布線對。 FR4的平均介電常數(shù)在4.2到4.5之間。 由于不知道制造誤差，可能導(dǎo)致銅線蝕刻過度，最終導(dǎo)致阻抗誤差。 計算PCB布線阻抗最準(zhǔn)確的方法是使用場解析程序（通常是二維的，有時是三維的），這需要使用有限元直接求解整個PCB批次的麥克斯韋方程。 該軟件可以根據(jù)線間距、線寬、線厚和絕緣層高度來分析EMI影響。

100 Ω特性阻抗已成為差分連接線的行業(yè)標(biāo)準(zhǔn)值。 100 Ω 差分線可以由兩條等長的 50 Ω 單端線組成。 由于兩條線距離很近，線間的場耦合會降低線的差模阻抗。 為了保持 100 Ω 的阻抗，必須稍微減小布線寬度。 因此，100 Ω 差分線對中每條線的共模阻抗將略高于 50 歐。

理論上，布線的尺寸和使用的材料決定了阻抗，但是過孔、連接器甚至器件焊盤都會在信號路徑中引入阻抗不連續(xù)性。 通常不可能不使用這些東西。 有時，為了更合理的布局布線，需要增加PCB層數(shù)，或增加埋孔等功能。 埋孔僅連接部分PCB層，但在解決傳輸線問題的同時也增加了板子的生產(chǎn)成本。 但有時根本別無選擇。 隨著信號速度越來越快，空間越來越小，埋孔等附加要求開始增加，這些都應(yīng)該成為PCB方案的成本要素。

當(dāng)使用帶狀布線時，信號被 FR-4 材料夾在中間。 在微帶線的情況下，導(dǎo)體暴露在空氣中。 由于空氣的介電常數(shù)最低（Er=1），因此最上層最適合布放一些關(guān)鍵信號，如時鐘信號或高頻串行解串（SERDES）信號。 微帶線布線應(yīng)耦合到下地平面，通過吸收部分電磁場線來降低電磁干擾（EMI）。 在帶狀線中，所有的電磁場線都耦合到上下參考平面，大大降低了EMI。 如果可能，應(yīng)避免寬邊耦合帶狀線設(shè)計。 這種結(jié)構(gòu)很容易受到參考平面中耦合差分噪聲的影響。 此外，還需要PCB平衡制造，難以控制。 一般來說，在同一層上控制行距還是比較容易的。

去耦和旁路電容器

另一個決定PCB實際性能是否達(dá)到預(yù)期的重要方面需要通過加去耦和旁路電容來控制。 添加去耦電容有助于減小PCB電源與地平面之間的電感，有助于控制PCB上的信號和IC的阻抗。 旁路電容器有助于為 FPGA 提供干凈的電源（提供電荷庫）。 傳統(tǒng)的規(guī)則是去耦電容應(yīng)該放在任何便于PCB走線的地方，F(xiàn)PGA電源管腳的數(shù)量決定了去耦電容的數(shù)量。 然而，F(xiàn)PGA超高的開關(guān)速度徹底打破了這種刻板印象。

在典型的 FPGA 電路板設(shè)計中，最靠近電源的電容器為負(fù)載電流變化提供頻率補償。 為了提供低頻濾波和防止電源壓降，應(yīng)使用大的去耦電容。 壓降是由于設(shè)計電路啟動時調(diào)節(jié)器的響應(yīng)延遲所致。 這種大電容通常是低頻響應(yīng)良好的電解電容，其頻率響應(yīng)范圍從直流到數(shù)百kHz。

每個 FPGA 輸出變化都需要對信號線進(jìn)行充電和放電，這需要能量。 旁路電容的作用是在較寬的頻率范圍內(nèi)提供本地能量存儲。 此外，需要小電容和小串聯(lián)電感來為高頻瞬變提供高速電流。 響應(yīng)慢的大電容在高頻電容能量消耗后繼續(xù)提供電流。

電源總線上的大量電流瞬變增加了 FPGA 設(shè)計的復(fù)雜性。 此電流瞬變通常與 SSO/SSN 相關(guān)。 插入電感量很小的電容會提供局部高頻能量，可用于消除電源總線上的開關(guān)電流噪聲。 這個防止高頻電流進(jìn)入器件電源的去耦電容必須離FPGA很近（小于1cm）。 有時，將許多小電容并聯(lián)起來作為器件的局部儲能，可以快速響應(yīng)電流變化的需求。

一般來說，去耦電容的布線應(yīng)該絕對短，包括過孔中的垂直距離。 即使增加一點點也會增加導(dǎo)線的電感，從而降低去耦效果。

其他技術(shù)

隨著信號速度的提高，在電路板上輕松傳輸數(shù)據(jù)變得越來越困難。 還可以采用其他技術(shù)進(jìn)一步提高PCB的性能。

第一個也是最明顯的方法是簡單的設(shè)備布局。 為最關(guān)鍵的連接設(shè)計最短最直接的路徑是常識，但不要小看這一點。 既然最簡單的策略就能達(dá)到最好的效果，何必費心去調(diào)整板子上的信號呢？

幾乎同樣簡短的是考慮信號線寬度的方法。 當(dāng)數(shù)據(jù)速率達(dá)到622MHz甚至更高時，信號傳輸?shù)募w效應(yīng)變得更加突出。 當(dāng)距離很遠(yuǎn)時，PCB上走線很細(xì)（比如4、5mil）會對信號造成很大的衰減，就像一個沒有設(shè)計好的帶衰減的低通濾波器，它的衰減會隨著增加而增加 的頻率。 背板越長，頻率越高，信號線的寬度也越寬。 對于長度大于 20 英寸的背板布線，線寬應(yīng)達(dá)到 10 或 12 mil。

通常，板上最關(guān)鍵的信號是時鐘信號。 屆時，如果時鐘線過長或設(shè)計不好，都會對下游放大抖動和偏移，尤其是在速度提高的時候。 應(yīng)避免使用多層傳輸時鐘，并且時鐘線上不要有過孔，因為過孔會增加阻抗變化和反射。 如果需要用內(nèi)層部署時鐘，上下層應(yīng)該使用地平面，以減少延遲。 在設(shè)計中使用 FPGA PLL 時，電源平面上的噪聲會增加 PLL 抖動。 如果這很關(guān)鍵，可以為 PLL 創(chuàng)建一個“電源島”。 該島可以使用金屬平面中較厚的蝕刻來隔離 PLL 模擬電源與數(shù)字電源。

對于速率超過2Gbps的信號，必須考慮更高成本的方案。 在如此高的頻率下，背板的厚度和過孔的設(shè)計對信號的完整性影響很大。 背板厚度不超過0.200英寸時效果更佳。 當(dāng)PCB為高速信號時，層數(shù)應(yīng)盡可能少，以限制過孔數(shù)。 在厚板中，連接信號層的過孔較長，會在信號路徑上形成傳輸線分支。 埋孔可以解決這個問題，但制造成本很高。 另一種選擇是使用低損耗介電材料，例如 Rogers 4350、GETEK 或 ARLON。 這些材料的成本可能比 FR4 材料高出近一倍，但有時這是唯一的選擇。

還有其他 FPGA 設(shè)計技術(shù)可以提供一些 I/O 位置的選擇。 在關(guān)鍵的高速 SERDES 設(shè)計中，可以通過保留（但不使用）相鄰的 I/O 引腳來隔離 SERDES I/O。 例如，對于SERDES Rx和Tx，VCCRX#和VCCTX#，以及焊球位置，可以預(yù)留3x3或5x5的BGA焊球區(qū)。 或者，如果可能，讓整個 I/O 組靠近 SERDES。 如果設(shè)計中沒有 I/O 限制，這些技術(shù)可以在不增加成本的情況下帶來好處。

最后，最好的方法之一是參考 FPGA 制造商提供的參考板。 大多數(shù)制造商會提供參考板的源布局信息，但由于隱私信息問題可能需要特殊應(yīng)用。 這些板通常包含標(biāo)準(zhǔn)的高速 I/O 接口，因為 FPGA 制造商在表征和認(rèn)證其設(shè)備時需要這些接口。 但是請記住，這些電路板通常是為各種目的而設(shè)計的，不一定符合特定的設(shè)計要求。 但是，它們?nèi)匀豢梢宰鳛閯?chuàng)建解決方案的起點。

概括

當(dāng)然，本文只談一些基本概念。 這里涉及的任何話題都可以在全書中討論。 關(guān)鍵是在投入大量時間和精力進(jìn)行PCB布局設(shè)計之前，弄清楚目標(biāo)是什么。 一旦布局設(shè)計完成，重新設(shè)計將耗費大量的時間和金錢，即使稍微調(diào)整走線的寬度也是如此。 不能依靠PCB布局工程師做出滿足實際需要的設(shè)計。 原理圖設(shè)計人員應(yīng)始終提供指導(dǎo)，做出明智的選擇，并對解決方案的成功負(fù)責(zé)。